原创:锐芯闻

2.5D和3D后，3.5D又被视为先进封装的一个选择。

这是一种混合方法，包括堆叠逻辑小芯片并将它们分别键合到其他元件共享的基板。这种装配模型满足了大幅提高性能的需求，同时回避了异构集成中一些最棘手的问题。它在 2.5D 和全 3D-IC 之间建立了一个中间地带，前者已经在数据中心内广泛使用，后者在过去十年的大部分时间里一直是芯片行业努力实现商业化的。

3.5D 架构具有几个关键优势：

1. 它创造了足够的物理分离，以有效解决散热和噪声问题。

2. 它提供了一种在高速设计中添加更多 SRAM 的方法。自 1960 年代中期以来，SRAM 一直是处理器缓存的首选，并且仍然是加快处理速度的基本元素。但SRAM 的扩展速度不再与数字晶体管相同，因此它在每个新节点消耗更多的空间（以百分比表示）。由于标线的大小是固定的，因此最好的选择是通过垂直堆叠小芯片来增加面积。

3. 通过减薄处理元件和内存之间的接口，3.5D 方法还可以缩短信号需要传输的距离，并大大提高处理速度，远远超过平面实现。这对于大型语言模型和 AI/ML 至关重要，因为需要快速处理的数据量呈爆炸式增长。

当然，完全集成的 3D-IC 是平面 SoC 的最佳替代品，但将所有内容都打包到 3D 配置中会使其更难处理物理效应。散热可能是最难解决的。工作负载可能会有很大差异，从而产生动态热梯度并将热量困在意想不到的地方，这反过来又会缩短芯片的使用寿命和可靠性。最重要的是，每个新节点的电源和衬底噪声都会变得更加棘手，对电磁干扰的担忧也会变得更加严重。

“市场首先采用的是高性能芯片，这些芯片会产生大量热量，”Ansys产品营销总监Marc Swinnen表示。“他们选择了具有大量风扇和散热器的昂贵冷却系统，并且选择了硅中介层，这可以说是将芯片连接在一起的最昂贵的技术之一。但它也提供了最高的性能，并且非常适合热，因为它与热膨胀系数相匹配。Thermal 是成功的重要原因之一。除此之外，您可能想要更大的系统，其中包含更多您无法在一个芯片上容纳的东西。这只是一个标线大小的限制。另一个是异构集成，您需要多个不同的工艺，例如 RF 工艺或 I/O，它们不需要在 5nm 中。

3.5D 组件还为添加额外的处理器内核提供了更大的灵活性，并可能获得更高的产量。可以更经济高效地制造和测试更小的芯片，这是 Xilinx 在 2011 年推出的一个概念，它使用 2.5D 平面配置，通过中介层连接四个 28nm FPGA。

3.5D 是所有这些方法的松散融合。它可以包括 2 到 3 个相互堆叠的小芯片，甚至可以包括水平布局的多个堆栈。

“垂直领域受到限制，不仅仅是出于热原因，”ASE Group 研究员兼高级技术顾问 Bill Chen 说。“这也是出于性能原因。但热是限制因素，我们已经讨论了许多不同的材料来帮助解决这个问题——金刚石和石墨烯——但这种限制仍然存在。

这就是为什么最有可能的组合，至少在最初，将是堆叠在 SRAM 上的处理器，这简化了冷却。不同加工元件的高利用率产生的热量可以通过散热器或液体冷却来消除。使用一个或多个减薄的基板，信号将传播更短的距离，这反过来又使用更少的功率在处理器和内存之间来回移动数据。

“最有可能的是，这将是逻辑过程中的逻辑而不是内存，”Arm 硅运营工程研究员兼高级总监 Javier DeLaCruz 说。“这些通常都包含在 SoC 中，但其中一部分将是 SRAM，它不能很好地从一个节点扩展到另一个节点。因此，在内存上拥有逻辑和逻辑过程确实是成功的解决方案，这是 3D 更好的用例之一，因为这才是真正缩短连接性的原因。处理器通常不与其他处理器通信。它们通过内存相互通信，因此将内存放在不同的楼层并且它们之间没有延迟是非常有吸引力的。

SRAM 不一定必须与 processors advanced 节点位于同一节点，这也有助于提高产量和可靠性。在最近的一次 Samsung Foundry 活动中，该公司晶圆代工业务发展副总裁 Taejoong Song 展示了明年使用 2nm 小芯片堆叠在 4nm 小芯片上的 3.5D 配置的路线图，以及 2027 年在 2nm 小芯片之上使用 1.4nm 小芯片的路线图。

图 1：三星的异构集成路线图，展示了堆叠式 DRAM （HBM）、小芯片和共封装光学器件

Intel Foundry 的方法在许多方面都相似。“我们的 3.5D 技术是在带有硅桥的基板上实现的，”英特尔高级副总裁兼代工服务总经理 Kevin O'Buckley 说。“这不是一种非常昂贵、低产量、多标线外形尺寸的硅，甚至不是 RDL。我们以更具成本效益的方式使用薄硅片，通过硅桥实现 Die-to-Die 连接，甚至是堆叠的 Die-to-Die 连接。因此，可以获得与该电桥相同的硅密度优势和 SI（信号完整性）性能，而无需在整个器件下方放置一个巨大的单片中介层，既经济，容量又高。它正在发挥作用。它在实验室里，而且在运行。”

图 2：Intel 的 3.5D 模型

这里的策略部分是进化的，部分是革命性的，因为薄化互连层，找出处理这些较薄互连层的方法，以及如何粘合它们仍然是一项正在进行的工作。存在翘曲、开裂或其他潜在缺陷的可能性，动态配置数据路径以最大限度地提高吞吐量是一项持续的挑战。但是，在两个和三个小芯片堆栈的热管理方面已经取得了重大进展。

“将有多种解决方案，”ASE 企业研发副总裁 C.P. Hung 说。“例如，除了设备本身和外部散热器外，很多人还会添加浸入式冷却或局部液体冷却。因此，对于封装，您可能还可以期待看到均热板的实现，这将增加一个从设备本身到外部散热器的良好接口。面对所有这些挑战，我们还需要针对不同的推销。例如，现在你会看到 45 到 40 节距的大规模生产。这是一个典型的碰撞解决方案。我们预计该行业将转向 25 至 20 微米的凸块间距。然后，为了更进一步，我们需要混合键合，即间距小于 10 微米。”

图 3：今天的内插器在 45m 间距上支持超过 100,000 个 I/O

混合键合解决了另一个棘手的问题，即数千个微凸块的共面性。“人们开始意识到，我们互连的密度需要一定程度的平坦度，而将传统事物粘合在一起的人很难达到合理的产量，”Promex Industries 首席运营官 David Fromm 说。“这使得构建它们变得困难，人们的想法是，'所以也许我们得做点别的事情。'你开始看到一些这样的情况。

即使拥有所有最新的进步和 3.5D 装配体，管理热量仍然是一项挑战，但将热效应与其他组件隔离开来的能力是当今的最佳选择，也可能是未来的最佳选择。尽管如此，还有其他问题需要应对。即使是 2.5D 也不容易，而且很大一部分 2.5D 实现都是由财力雄厚的大型系统公司定制的设计。

剩下的巨大挑战之一是关闭计时，以便信号在正确的几分之一秒内到达正确的位置。随着芯片中添加的元件越来越多，这变得更加困难，而在 3.5D 或 3D-IC 中，这可能非常复杂。

“时序最终是关键，”Synopsys的研发总监Sutirtha Kabir说。“不能保证在什么温度下，您都可以使用相同的库进行计时。那么问题来了，您需要做多少热和 IR 感知定时工作？这些都是大型系统。有一堆多物理场效果都聚集在一起。您需要弄清楚如何同时解决这些问题。第二个问题是数据呈爆炸式增长。你如何有效地处理数据，因为你不能等待日复一日的运行、模拟和分析。”

物理组装这些设备也不容易。“这里的挑战实际上是所有这些具有不同厚度和不同热膨胀系数的不同芯片的热、电气和机械连接，”英特尔的 O'Buckley 说。“所以有了三个晶粒，你就有了晶粒和一个活性碱基，它们被大大减薄，使它们能够聚集在一起。然后 EMIB 位于衬底中。总是要进行密集的热机械鉴定工作，不仅要管理组件，还要确保在最终组件中（通过系统级卡连接时的第二级组件）中，这个东西保持在一起。

根据对速度的要求，互连和互连材料可能会发生变化。“到目前为止，混合键合为您提供了最佳的信号和功率密度，”Arm 的 DeLaCruz 说。“它为您提供了最好的导热性，因为你没有必须在芯片之间放置的底部填充，这是一个相当大的障碍。这可能是该行业的发展方向。这只是拥有生产基地的问题。

多年来，混合键合一直用于使用晶圆对晶圆连接的图像传感器。DeLaCruz 说：“棘手的部分是进入逻辑领域，从晶圆对晶圆转向晶圆上晶片工艺，这更加复杂。“虽然目前它的成本更高，但这是一个暂时的问题，因为没有太多的安装基础来支持它并降低成本。

迈向大规模定制，必然会朝着选择小芯片然后将它们快速连接到某种被证明有效的架构中这种趋势来演进。这可能要几年才能实现。但在未来几年内，商业小芯片将出现在高级设计中，很可能是在堆栈中带有定制处理器的高带宽内存中，未来会有更多人遵循这一路径。

这至少在一定程度上取决于设计、制造和测试流程的标准化程度。“我们看到许多 2.5D 客户能够保护硅中介层，”Amkor Technology 设计中心副总裁 Ruben Fuentes 说。“这些客户希望将他们的小芯片放在中介层上，然后将整个模块放置在倒装芯片基板封装上。我们也有客户说他们要么不想使用硅中介层，要么无法保护它们。他们考虑/审查 RDL 互连与 S-SWIFT 或 S-Connect，后者在非常密集的区域充当中介层。

但是，由于这些领先设计中至少有三分之一仅供内部使用，其余仅限于大型处理器供应商，因此市场的其余部分尚未赶上。一旦实现，这将推动规模经济，并为更完整的组装设计套件、商业小芯片和更多定制选项打开大门。

“每个人通常都朝着同一个方向前进，”富恩特斯说。“但并非所有东西的高度都相同。HBM 是预封装的，比 IC 高。HBM 内部可以堆叠 12 或 16 个 IC。从共面性和热的角度来看，它在不同层上的金属平衡方面有所不同。所以现在供应商很难处理所有这些数据，因为突然之间，你有了这些比标准包装数据库大得多的巨大数据库。我们看到了桥接器、S-Connect、SWIFT，然后是 S-SWIFT。这是一个新的领域，我们看到打包工具存在性能差距。这里需要做一些工作，但软件供应商一直非常积极地寻找解决方案。此外，这些包需要路由。自动路由有限，因此仍然需要大量的交互式路由，因此需要花费大量时间。

图 4：封装路线图，分别显示了模块和小芯片的桥接和混合键合连接

3.5D面临的主要挑战是经过验证的可靠性和可定制性。完成所有这些工作有四个主要部分：

1. EDA 是拼图中的第一个重要部分，而挑战不仅限于单个芯片。“IC 设计人员必须同时考虑很多事情，比如热、信号完整性和电源完整性，”Synopsys技术产品管理总监 Keith Lanier 说。“传统封装人员和 IC 设计人员需要密切合作，才能使这些 3.5D 设计取得成功。

2. 工艺/装配设计套件是第二个关键部分，这可能会在代工厂和 OSAT 之间分配。

3. 设置现实的参数是拼图的第三部分。“许多正在部署的标准，如 UCIe 接口和 HBM 接口，正朝着 20% 是定制，80% 是货架上的，”英特尔的 O'Buckley 说。“但我们今天没有达到那个水平。在我们的客户部署这些产品的规模上，花费额外时间来优化实施的经济性只是一个小数点。它没有利用 80/20 标准。我们会到达那里。但是这些设计中的大多数您都可以依靠手指和脚趾，因为执行它们所需的成本和规模。在基于标准的 chiplet 的基础设施成熟之前，对于想要在没有这种规模的情况下做到这一点的公司来说，进入门槛太高了。尽管如此，它还是会发生的。

4. 确保流程的一致性是拼图的第四块。工具和各个流程不需要改变。“客户对特定工具的预期结果有一个'目标'，这通常是计量工具衡量的关键维度，”Tignis 营销副总裁 David Park 说。“只要有一些'测量'决定了某些结果的好坏，这通常是某个工艺步骤的结果，我们就可以预测坏结果——工程师必须采取一些纠正或预防措施——或者我们可以实时优化该工具的配方，将结果保持在他们想要的范围内。”

在过去十年中，芯片行业一直在努力寻找一种方法来平衡更快的处理速度、特定领域的设计、有限的标线大小以及扩展 SoC 的巨大成本。在研究了几乎所有可能的封装方法、互连、供电方法、基板和介电材料之后，3.5D 已成为领跑者——至少目前是这样。

这种方法为芯片行业提供了一个共同的主线，可以开始开发组装设计套件、商业小芯片，并填补整个供应链中缺失的工具和服务。这最终会成为全 3D-IC 的跳板，还是更有效地使用 3D 堆叠的平台，还有待观察。但在可预见的未来，大型芯片制造商已经聚集在一条前进的道路上，以提供数量级的性能改进和一种控制成本的方法。该行业的其他公司将在未来几年努力铺平这条道路。

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