来源：智东西、新浪VR、经济观察报、雷锋网

8月25日，第26届台积电全球技术论坛召开。台积电相关负责人透露将在2021年开设新的研发中心，致力研究2nm芯片工艺，目前2nm研究也取得重大突破。新的研发中心将运营一条先进的生产线，投入近8000名工程师。目前，公司选择在新竹宝山规划未来2nm生产基地，预计2023~2024年推出（与之对比，IDM厂商Intel计划于2022~2023年初推出7nm）。

据悉，台积电对3nm技术研发已基本完成， 3nm芯片预计于2021年开始进行风险试产，目标在2022年下半年进行量产。接下来的目标就是全力攻克2nm工艺，对于台积电而言，也是在技术上的一次大的挑战。此外，会议还详细介绍了7nm N7、 5nm N5、N4和3nm N3工艺节点的进展，还分享了如何继续扩展3nm以下的工艺节点以及其3D Fabric架构。

台积电其他先进制程

与N7相比，台积电5nm N5工艺采用了EUV技术，具有完整的节点扩展优势。台积电称，在相同功率下，N5工艺的性能比N7提高了15%，功耗消耗降低30%，逻辑密度提高1.8倍。此外，N5的缺陷密度学习曲线比N7快，这就意味着其5nm工艺节点将比其上一节点更快地达到更高的良率。

台积电还为高性能应用开发了增强型N5P节点，计划于2021年投入使用，与N5相比，在功率相同的情况下，N5P的性能提升了5%，功耗降低10%。

Ampere Computing的创始人兼首席执行官Renee Jones在此次研讨会上表示，已经有很多公司使用该N5工艺制造下一代服务器芯片，这意味着台积电已克服大部分5nm工艺节点中的设计和制造障碍。

台积电表示，其5nm芯片将在Fab 18进行生产，这是台积电的第四家超大晶圆厂（Gigafab）和首家5nm晶圆厂。Fab 18自2018年破土动工，一年之后开始迁入1300多套晶圆厂工具，耗时8个月。Fab 18于2020年第二季度开始量产N5，并计划每年处理大约100万个12英寸晶圆。

由于台积电5nm N4节点与在N5节点上的IP兼容，因此N4节点生产可提供直接迁移，不过在其性能、功率和密度上都未透露更多细节，但可以知道 N4需要的掩膜层更少。台积电计划在2021年第四季度开始N4风险生产，并在2022年实现量产。

该公司还表示，其3nm N3节点将于2021年开始风险量产，并在2022年下半年大批量生产，此节点可提供比N5更完整的扩展能力，性能提升10-15%，功耗降低25-30%，密度提高70%。该工艺节点继续使用FinFET架构，SRAM密度增加20%，模拟密度增加10%。

寻求先进技术和新材料

在3nm以下的工艺制程中，台积电也在努力定义并做出突破。在研讨会上，台积电分享了一些行业进步，但未透露具体的技术细节。台积电将纳米片和纳米线列为先进技术，并将新材料（例如高迁移率通道、2D晶体管和碳纳米管）列为研究对象。

台积电在纳米片技术方面拥有超过15年的经验，并已证明其可以生产工作在0.46V的32Mb纳米片SRAM器件。台积电还确定了集中适用于2D的非硅材料，这些材料可以将沟道厚度缩小代1nm以下。此外，台积电还同碳纳米管器件公司展开合作。

在研发方面，台积电持续加大投入，仅在2019年就投入了29.6亿美元。另外在台积电高级副总裁Kevin zhang在预先录制的视频中表示，将在公司总部附件建立了一个新的研发中心，配备8000名工程师，该研发中心将专注于研究2nm芯片等产品，预计在2021年完成第一阶段建设。

3D封装和超越硅

相比而言，台积电在晶圆级封装方面已经拥有强大的3D封装技术组合，例如CoWoS（基片上晶片）、InFO-R（集成扇出）、CoW、WoW等。台积电目前正将这些技术整合为“台积电3D Fabric”， 将小芯片、高带宽内存和专用IP组合在一起构成异构封装，这似乎也是其3D封装技术的品牌计划。

台积电将3D Fabric框架与SoIC组（CoW和WoW）下的前端3D堆叠技术相结合，并将后端3D堆叠技术与InFo和CoWoS子组相结合，这些技术的集合支持多种封装选项。此外，台积电也已开发出新的LSI（本地SI互连）变体的InFo和CoWoS封装。

先进制程进展：

    ■ 5nm（NP5和N4）基于第二代DUV（深紫外）和EUV（极紫外）节点，继7nm +工艺之后；

    ■ N5（5nm EUV）工艺是7nm节点的“真正”继承者，良率要高于N7（7nm）节点在同一阶段的工艺。代工厂已经以N5P工艺的形式准备了N5的后继产品，它将比基础5nm节点快5%，功率效率提高10%。

    ■ N4节点是对N5工艺的另一种改进，它使用附加的EUV层来提高密度和性能；N4的风险生产定于2021年第四季度，其次是2022年的批量生产。

    ■ 3nm（N3）节点将成为5nm工艺的继承者，TSMC将继续使用FinFET并仍然实现1.7倍的惊人密度密度（三星3nm采用GAA晶体管结构）；N3将比N5快10-15%，功率效率提高近30%，N3将于2021年开始风险生产，预计将于2022年下半年与N4同年开始批量生产。

台积电5nm N5工艺广泛采用了EUV技术。相较7nm N7工艺，台积电N5工艺在相同功耗下的性能提高了15％，在相同性能下的功耗降低了30％，逻辑密度为N7的1.8倍。

N5的缺陷密度学习曲线比N7快，这意味着5nm工艺将比其上一节点能更快地达到更高的良率。

N5P和N4属于5nm N5的增强版本。

N5P主要面向高性能应用，计划在2021年投入使用。与N5相比，同等功耗下，N5P的性能可提高5％；同等性能下，N5P的功耗可降低10％。

由于与N5节点在IP上兼容，因此台积电的5nm N4工艺可提供直接迁移，性能、功耗和密度均有所增强。台积电计划在2021年第四季度开始N4风险生产，目标是在2022年实现大批量生产。

相比5nm N5节点，台积电3nm N3在相同功耗下的性能可提高10-15％，在相同性能下的功耗可降低25-30％；逻辑密度提高70%，SRAM密度提高20%，模拟密度提高10%。

此外，台积电还介绍了专为IoT、移动和边缘设备等低功耗设备而设计的N12e工艺，该工艺是台积电12 nm FinFET节点的增强版，拥有更低功耗、更高性能，支持超低漏电器件和低至0.4V的超低Vdd设计。

台积电5nm芯片的价格

来源：芯智讯

以Nvidia P100 GPU（610mm²，907亿个晶体管，速度为148.2-MTr/mm²）为例。据估计，台积电出售使用其N5技术处理的300mm晶圆，售价约为16,988美元（约合114820元）。相比之下，台积电N7节点图案化12寸晶圆的价格约为9,346美元（约合63168元），对于使用16nm或12nm技术制造的300mm晶圆的价格为3,984美元（约合26927元）。

▲每个图案化12寸晶圆代工销售价格模型，考虑了诸如CapEx、能耗、折旧、组装、测试和包装成本，晶圆代工营业利润率以及其他一些因素。同时，每个芯片的代工销售价格还包括设计成本，但是这个数字因公司而异，并且因节点而异（即，不同公司5nm的设计成本不同，并且610mm²芯片的实现方式也不同）由于设计规则和IP的不同，每个节点之间也是如此），因此应不是一成不变的。

有许多因素促使台积电N5节点的高额成本。1）几个月前投入生产的TSMC 5nm芯片，其晶圆厂及其工艺设备尚未折旧；2）N5在很大程度上依赖于极紫外光刻技术，且最多可以实现14层光刻。据ASML透露，假设月产能约45,000WPH，一个EUV层就需要一个Twinscan NXE步进扫描系统，可知每台价值1.2亿美元的EUV设备中扫描仪的固有成本占比以及运行成本都相当高。