文章来源：中科院微电子所，快科技，半导体行业观察

台积电5nm良率已达50%
IBM正在研究的芯片“黑科技”

目前全球最先进的半导体工艺已经进入7nm，下一步还要进入5nm、3nm节点，制造难度越来越大，其中晶体管结构的限制至关重要，未来的工艺需要新型晶体管。来自中科院的消息称，中国科学家研发了一种新型垂直纳米环栅晶体管，它被视为2nm及以下工艺的主要技术候选，意义重大。

从Intel首发22nm FinFET工艺之后，全球主要的半导体厂商在22/16/14nm节点开始启用FinFET鳍式晶体管，一直用到现在的7nm，未来5nm、4nm等节点也会使用FinFET晶体管，但3nm及之后的节点就要变了，三星在去年率先宣布3nm节点改用GAA环绕栅极晶体管。与现在的7nm工艺相比，3nm工艺的具体指标表现为：可将核心面积减少45%，功耗降低50%，性能提升35%。三星预计3nm工艺将于2022年开启大规模量产。

根据官方介绍，基于全新的GAA晶体管结构，三星通过使用纳米片设备制造出了MBCFET（Multi-Bridge-Channel FET，多桥-通道场效应管），该技术可以显著增强晶体管性能，主要取代FinFET晶体管技术。此外，MBCFET技术还能兼容现有的FinFET制造工艺的技术及设备，从而加速工艺开发及生产。

从上面的信息也可以看出GAA环绕栅极晶体管的重要意义。中科院微电子所先导中心朱慧珑研究员及其课题组日前突破的也是这一领域，官方表示他们从2016年起针对相关基础器件和关键工艺开展了系统研究，提出并实现了世界上首个具有自对准栅极的叠层垂直纳米环栅晶体管（Vertical Sandwich Gate-All-Around FET或VSAFET），获得多项中、美发明专利授权。

朱慧珑课题组系统地研发了一种原子层选择性刻蚀锗硅的方法，结合多层外延生长技术将此方法用于锗硅/硅超晶格叠层的选择性刻蚀，从而精确地控制纳米晶体管沟道尺寸和有效栅长。

首次研发的垂直纳米环栅晶体管的自对准高k金属栅后栅工艺，其集成工艺与主流先进CMOS制程兼容。课题组最终制造出了栅长60纳米，纳米片厚度20纳米的p型VSAFET。原型器件的SS、DIBL和电流开关比（Ion/Ioff）分别为86mV/dec、40mV和1.8E+5。

上图：STEM顶视图，用原子层选择性刻蚀锗硅的方法制作的直径为10纳米的纳米线（左1）和厚度为23纳米的纳米片（左2）；具有自对准高k金属栅的叠层垂直纳米环栅晶体管(VSAFETs)的TEM 截面图（右2）及HKMG局部放大图（右1）
下图：pVSAFETs器件的结构和I-V特性：器件结构示意图（左），转移特性曲线（中）和输出特性曲线（右）

据悉，垂直纳米环栅晶体管是集成电路2纳米及以下技术代的主要候选器件，但其在提高器件性能和可制造性等方面面临着众多挑战。在2018年底举办的国际集成电路会议IEDM上，来自IMEC的Ryckaert博士将垂直纳米器件的栅极长度及沟道与栅极相对位置的控制列为关键挑战之一。

这一研究成果近日发表在国际微电子器件领域的顶级期刊《IEEE Electron Device Letters》上（DOI: 10.1109/LED.2019.2954537）。该项目部分已经得到中国科学院集成电路创新研究院项目的资助。

平面晶体管(Planar FET )

平面工艺是60年代发展起来的一种非常重要的半导体技术。该工艺是在Si半导体芯片上通过氧化、光刻、扩散、离子注入等一系列流程，制作出晶体管和集成电路。凡采用所谓平面工艺来制作的晶体管，都称为平面晶体管。

平面晶体管的基区一般都是采用杂质扩散技术来制作的，故其中杂质浓度的分布不均匀（表面高，内部低），将产生漂移电场，对注入到基区的少数载流子有加速运动的良好作用。所以平面晶体管通常也是所谓漂移晶体管。这种晶体管的性能大大优于均匀基区晶体管。

传统的平面型晶体管技术，业界也存在两种不同的流派，一种是被称为传统的体硅技术(Bulk SI)，另外一种则是相对较新的绝缘层覆硅(SOI)技术。平面Bulk CMOS和FD-SOI曾在22nm节点处交锋了。其中，Bulk CMOS是最著名的，也是成本最低的一种选择，因此它多年来一直是芯片行业的支柱。但随着技术的推进，Bulk CMOS晶体管容易出现一种被称为随机掺杂波动的现象。Bulk CMOS晶体管也会因此可能会表现出与其标称特性不同的性能，并且还可能在阈值电压方面产生随机差异。解决这个问题的一种方法是转向完全耗尽的晶体管类型，如FD-SOI或FinFET。

Bulk CMOS与FD-SOI两者的区别在于后者在硅基体顶部增加了一层埋入式氧化物(BOX)层，而BOX上则覆有一层相对较薄的硅层。该层将晶体管与衬底隔离，从而阻断器件中的泄漏。Intel是体硅技术的坚定支持者，而IBM/AMD则是SOI技术的绝对守护者。

FinFET晶体管

平面晶体管主导了整个半导体工业很长一段时间。但随着尺寸愈做愈小，传统的平面晶体管出现了短通道效应，特别是漏电流，这类使得元件耗电的因素。尤其是当晶体管的尺寸缩小到25nm以下，传统的平面场效应管的尺寸已经无法缩小。在这种情况下，FinFET出现了。FinFET也被称为鳍式场效应晶体管，这是一种立体的场效应管。FinFET的主要是将场效应管立体化。

第一种FinFET晶体管类型称为“耗尽型贫沟道晶体管”或“ DELTA”晶体管，该晶体管由日立中央研究实验室的Digh Hisamoto，Toru Kaga，Yoshifumi Kawamoto和Eiji Takeda于1989年在日本首次制造。但目前所用的FinFet晶体管则是由加州大学伯克利分校胡正明教授基于DELTA技术而发明，属于多闸极电晶体。

多闸极晶体管的载子通道受到接触各平面的闸极控制。因此提供了一个更好的方法可以控制漏电流。由于多闸极晶体管有更高的本征增益和更低的沟道调制效应，在类比电路领域也能够提供更好的效能。如此可以减少耗电量以及提升芯片效能。立体的设计也可以提高晶体管密度，进而发展需要高密度晶体管的微机电领域。

与平面CMOS（互补金属氧化物半导体）技术相比，FinFET器件具有明显更快的开关时间和更高的电流密度。FinFET是一种非平面晶体管或“3D”晶体管。它是现代纳米电子半导体器件制造的基础。

2011年，英特尔将之用于22nm工艺的生产，正式走向商业化。从2014年开始，14nm（或16nm）的主要代工厂（台积电，三星，GlobalFoundries）开始采用FinFET设计。在接下来的发展过程中，FinFET也成为了14 nm，10 nm和7 nm工艺节点的主要栅极设计。

GAA晶体管

而当先进工艺发展到了7nm阶段，并在其试图继续向下发展的过程中，人们发现，FinFET似乎也不能满足更为先进的制程节点。于是，2006年，来自韩国科学技术研究院（KAIST）和国家nm晶圆中心的韩国研究人员团队开发了一种基于全能门（GAA）FinFET技术的晶体管，三星曾表示，GAA技术将被用于3nm工艺制程上。

GAA全能门与FinFET的不同之处在于，GAA设计围绕着通道的四个面周围有栅极，从而确保了减少漏电压并且改善了对通道的控制，这是缩小工艺节点时的基本步骤，使用更高效的晶体管设计，再加上更小的节点尺寸，和5nm FinFET工艺相比能实现更好的能耗比。

GAA技术作为一款正处于预研中的技术，各家厂商都有自己的方案。比如 IBM提供了被称为硅纳米线 FET （nanowire FET）的技术，实现了 30nm 的纳米线间距和 60nm 的缩放栅极间距，该器件的有效纳米线尺寸为 12.8nm。此外，新加坡国立大学也推出了自己的纳米线 PFET，其线宽为 3.5nm，采用相变材料 Ge2Sb2Te5 作为线性应力源。