雷竞技电竞竞猜网-电竞官网

2024/9/14 7:16:15

UCIe 标准演进的关键维度有以下四个方面：

带宽密度：减少IO对硅片面积影响；AI对高带宽密度的需求
灵活性：高效支持自定义协议
可靠性：确保SiP使用寿命
可测性：满足单硅片和多硅片的测试需求

成立于2022年3月的通用小芯片互连快速联盟（UCIe）最近发布了其2.0规范，更新解决了跨多个小芯片的SiP生命周期的可测试性、可管理性和调试（DFx）的设计挑战，允许通过灵活统一的SIP管理和DFx操作方法实现与供应商无关的芯片互操作性。

此更新的一个关键功能是支持3D封装，使小芯片能够显著提高带宽密度和功率效率。UCIe联盟主席Debendra Das Sharma将UCIe 1.0描述为平面互连，因为它支持2D和2.5D（Chiplets是并排的）。新规范通过解决必要的连接问题，支持小芯片的垂直3D堆叠，在可靠性方面还做到了支持3D通道修复。

图片拍摄于elexco2024深圳国际电子展

演讲嘉宾：阿里云智能集团陈健

优化混合键合

Chiplet的3D趋势之一是混合键合，这种键合正成为封装技术的下一个风口，它允许大幅缩小Chiplet之间的凸块间距。

混合键合是将两个或多个芯片的金属层（材质通常为铜）精密对准并直接压合，形成直接的电学接触。上下两个芯片均没有凸点，不需要使用焊料，而只有铜焊盘作为对外互连的接口。因此，在混合键合下可以实现芯片之间极细微间距，由此增强连接密度。据Semianalysis统计，混合键合可以实现0.5-0.1μm的间距，连接密度可以做到 10K-1MM/mm²，明显高于之前的各代键合技术。

UCIe 2.0 规范中的 UCIe-3D 功能针对混合键合进行了优化，以提供灵活性和可扩展性

图源：eetimes

3D 互连几乎消除了小芯片之间的距离，因此这意味着互操作性必须限制在相同的凸块间距内。UCIe-3D针对混合键合进行了优化，凸块间距可适用于大至 10-25 微米、小至 1 微米或更小的凸块间距，从而提供灵活性和可扩展性，并且较短的互连距离也将使功率明显降低。

2022 年底，硅谷初创公司 Eliyan Corporation 提供了一种更高效的打包方法。其“束线”（BoW）Chiplet系统旨在通过使用标准封装，使用先进的封装技术实现与晶粒到晶粒实现类似的带宽、功率效率和延迟。

Eliyan的BoW Chiplet系统，旨在实现与 die-to-die 实现类似的带宽、能效和延迟

图源：Eliyan

而在今年6 月，另一家Chiplet初创公司——Baya Systems 的算法驱动型系统架构平台 WeaverPro 与其可扩展的 IP 和缓存结构 Weave IP 相结合，通过数据驱动的设计和优化，将构建小芯片架构的所有步骤整合在一起，以加速小芯片的分析、设计和部署，帮助消除小芯片系统设计的复杂性。

在UCIe 2.0白皮书的最后，编者描绘一个系统级封装的愿景，其中使用现有的 UCIe-2.5D 和 UCIe-2D 平面互连连接多个 UCIe-3D 芯片组堆栈，以及所有即将推出的增强功能。如今的芯片级封装就像是小城市，其密度高于十年前的单片芯片，而后者可以比作小村庄。未来采用 UCIe-3D 的 SiP 将像一座摩天大楼林立的大都市，密度极高。计算和内存元件紧密封装在一起的高密度意味着比特传输距离更短，从而实现卓越的性能和更低的功耗。

【近期会议】

10月30-31日，由宽禁带半导体国家工程研究中心主办的“化合物半导体先进技术及应用大会”将首次与大家在江苏·常州相见，邀您齐聚常州新城希尔顿酒店，解耦产业链市场布局！https://w.lwc.cn/s/uueAru

11月28-29日，“第二届半导体先进封测产业技术创新大会”将再次与各位相见于厦门，秉承“延续去年，创新今年”的思想，仍将由云天半导体与厦门大学联合主办，雅时国际商讯承办，邀您齐聚厦门·海沧融信华邑酒店共探行业发展！诚邀您报名参会：https://w.lwc.cn/s/n6FFne

声明：本网站部分文章转载自网络，转发仅为更大范围传播。转载文章版权归原作者所有，如有异议，请联系我们修改或删除。联系邮箱：viviz@actintl.com.hk，电话：0755-25988573

相关资讯

本期内容

赞助商