原文媒体：VentureBeat

应用材料公司（Applied Materials）揭示了一项芯片布线创新技术，有助于解决能效计算领域的挑战，该芯片布线采用新材料，可以实现2纳米节点制造，这些创新将使布线电阻降低多达25%，新材料将使芯片电容降低多达3%，该公司也在旧金山的Semicon West活动上公布了这些进展。目前，芯片制造商正在利用这些逻辑芯片制造的进展，而内存芯片制造商（生产动态随机存取存储器，即DRAM）正在评估该技术以改进3D芯片堆叠。
根据《IEEE Spectrum》杂志的报道，该公司的使命是最终实现能够构建包括图形处理单元在内的万亿晶体管芯片的设备。现如今，跟上摩尔定律的步伐变得更加困难，摩尔定律是由前英特尔首席执行官戈登·摩尔在1965年提出的，预测芯片上的组件数量将每两年翻倍一次，因此，最近推出的芯片不再变小，而是变得更大，并且使用先进封装技术将多个芯片集成到单个解决方案中。
“好消息是，在过去的15年中，芯片行业每两年就能实现三倍的改进，为了实现这一点，我们需要不断开发新材料，”应用材料公司的产品营销总监Alex Jansen在接受VentureBeat采访时表示：“要继续发展，我们需要新材料。有几种方法：图案制作、晶体管、布线和先进封装。我们的重点是布线。”
他表示，先进的逻辑芯片可以包含数百亿个晶体管、8层金属和4到5个关键层，通过超过60英里的微观铜布线连接。芯片的每一层布线都以薄膜介电材料开始，通过刻蚀创建通道，然后填充铜，每个芯片都是一个庞大的三维线路网络。
应用材料半导体产品集团总裁Prabu Raja在一份声明中表示：“AI时代需要更节能的计算，芯片布线和堆叠对性能和功耗至关重要。应用材料的最新集成材料解决方案使行业能够将低电阻铜布线扩展到新兴的埃米级节点，并且我们最新的低介电常数材料同时降低了电容并增强了芯片，将3D堆叠推向新的高度。”
多年来，低介电常数（Low-k）介电材料和铜一直是工业中主要的布线组合，使芯片制造商能够在每一代中实现尺寸缩小、性能提高和功耗效率改进。然而，随着行业发展到2纳米及以下，更薄的绝缘材料使芯片在机械上变得更加脆弱，而缩小铜线则会导致电阻急剧增加，从而降低芯片性能并增加功耗。应用材料公司表示，其“黑钻石”材料在几十年来一直引领该行业，通过将铜线包围在低介电常数薄膜中，减少了电荷积聚，从而降低功耗并减少电信号之间的干扰。
在刚刚举办的Semicon West上，公司发布了“黑钻石”的增强版本，这是该公司Producer Black Diamond PECVD（等离子增强化学气相沉积）系列的最新产品，新材料降低了介电常数的最小值，使芯片能够实现2纳米及以下的尺寸缩小，并提供了增加的机械强度，这在芯片制造商和系统公司将三维逻辑和存储堆叠推向新高度时变得至关重要。
产品营销总监Ajay Bhatnagar在接受VentureBeat采访时表示说：“你可以将其想象成一种矩阵，将这个铜网嵌入其中。我们将导线包围在非常低介电常数的绝缘材料中，而且，这种薄膜真的是经过精心设计，以减少电荷积聚，从而降低功耗并减少电信号之间的干扰。” 他还表示，目前所有主要的逻辑和存储芯片制造商都正在采用增强型“黑钻石”技术。
“对于我们来说，在这种基质的低介电材料方面，我们面临的最大挑战之一就是在介电常数和机械强度之间打破平衡，” Bhatnagar 说道：“客户希望将介电常数降低到更低，因为这有助于减小线路之间的电容和信号噪声。”

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