通过使用新的背面互连方法，IMEC的主要研究人员与Cadence EDA程序员合作显著提高了3D-SOC电路的性能。

3D-SOC设计方法超越chiplet 实现多芯片异构系统集成

用于高级计算、数据服务器或深度学习应用的数据密集型高性能系统越来越受到所谓的内存墙的影响——即不能快速访问数据的挑战。拆除内存墙的一个有趣方法是利用3D-SOC集成。遵循3D-SOC异构集成方法，系统会自动划分为独立的芯片，并且可以在三维空间中同时设计和互连这些芯片。

在2021年IEDM的受邀论文“3D-SOC集成，超越2.5D小芯片（3D-SOC integration, beyond 2.5D chiplets）”中，作者解释了这种3D-SOC概念如何超越当今流行的小芯片方法来实现多芯片异构系统集成。IMEC高级研究员、研发副总裁兼3D系统集成项目总监 Eric Beyne说：“小芯片（chiplet）方法需要单独设计和加工每个chiplet的芯片。一个众所周知的例子是高带宽存储器（HBM）——动态随机存取存储器（DRAM）芯片的堆栈。这种存储器堆栈需要通过接口总线连接到处理器芯片，因此，它们的使用范围被限制在能够容忍延迟的应用中。同样，chiplet的概念也不能确保在逻辑与快速、一级和中级缓存存储器之间进行快速访问。”

△图1：未来可能的高性能系统的抽象视图。在有源中介层芯片上实现具有3D-SOC堆叠存储器的高性能芯片，有源中介层芯 片作为数据网关，并以“2.5D”方式与本地高带宽存储器（HBM）和光收发器模块相连接（在2021 IEDM 上展示）。

通过3D-SOC集成，可以使用直接且较短的互连来实 现内存-逻辑分区，从而显著提高性能。在这篇论文中，作者展示了3D-SOC设计的优化实现，内存宏位于顶部芯片中，其余的逻辑位于底部芯片中——与2D设计相比，工作频率提高了40%。

他们还讨论了实现全功能3D-SOC的关键挑战。IMEC 首席科学家、布鲁塞尔自由大学教授Dragomir  Milojevic说：“在设计方面，逻辑和内存分区都需要 3D-SOC协同设计策略。这需要能够同时处理两种设计的专用EDA工具，在布局布线期间使用自动化工具进行系统分区和3D关键路径优化。通过与Cadence合作，我们可以使用这些非常先进的工具。”在技术方面，晶圆到晶圆混合键合解决方案的进步使非常高密度的芯片到芯片互连成为可能，对于一级和中级高速缓存进行分区这是必需的。

高性能3D-SOC系统的一种可能分区是将部分或全部内存宏放置在顶部裸片中，而将逻辑放置在底部裸片中。在技术方面，这可以通过使用低温晶圆到晶圆键合技术，将“逻辑晶圆”的有源正面与“存储器晶圆”的有源正面进行键合来实现。在这种布局配置中，两个晶圆的原始背面现在都位于3D-SOC系统的外部。

Eric Beyne表示：“我们现在可以考虑利用这些晶圆的‘空闲’背面进行信号路由或直接为‘逻辑晶圆’中的晶 体管供电。传统上，信号路由和电源传输都是放在晶圆的正面，它们在复杂的后端（BEOL）互连方案中争夺空间。在这些传统设计中，晶圆的背面仅仅用作载体。2019年，Arm通过仿真实验首次显示了在中央处理单元(CPU)设计中使用背面供电网络(BSPDN)带来的有益影响，该CPU是由IMEC开发的3nm工艺制作的。在此设计中，位于晶圆减薄的背面上的互连金属通过位于埋入式电源轨（BPR）上的硅通孔(TSV)与晶圆正面的3nm晶体管相连接。模拟结果表明，该BSPDN的效率是传统正面供电网络（PDN）的七倍。”

△图2：具有700nm间距的晶圆到晶圆混合键合（在 2021 IEDM 上展示）。

因此，当使用BSPDN给位于“逻辑存储器（memoryon-logic）”3D-SOC底部的耗电核心逻辑电路供电时，可以预期获得额外的性能提升。我们还可以考虑另一种3D-SOC分区，其中部分存储器结构块（例如L1级缓存静态随机存取存储器(SRAM)）也位于底部芯片中，也从背面供电。

除了扩展3D-SOC设计的可能性之外，BSPDN还被提议用于单芯片逻辑和SRAM片上系统(SOC)，它们可以帮助器件和IC进一步实现等比例缩放。IMEC项目经理 Geert Van der Plas说：“已经证明将供电网络移至芯 片的背面是一种有趣的方法，可以解决后端(BEOL)布线拥塞挑战，并减少IR压降。这与3D-SOC方法的主要 区别在于，现在要在目标晶圆上粘合一个挡片（dummy  wafer），以便对晶圆背面进行减薄和金属化。”IMEC的一个合作伙伴最近宣布将在其未来节点的一种芯片中采用这样的BSPDN概念。

△图3：传统用于供电网络（PDN）和信号路由的正面(FS) BEOL和背面(BS)金属示意图。用于供电网络路由的背面金属使用 nTSV 将背面金属与掩埋电源轨（BPR）相连接，而用于信号路由的背面金属使用 nTSV 将背面金属与正面金属相连接（在2021 IEDM上展示）。

背面互连进一步提高SRAM宏和逻辑的性能

虽然BSPDN的好处已经在特定设计中得到证明，但利用晶圆背面进行全局信号路由可以预期获得额外收益。IMEC与Cadence合作，首次评估并优化了部分从背面布线的SRAM宏和逻辑电路设计。SRAM宏不仅涉及存储器位单元阵列，还涉及外围电路（如地址解码器、控制块等）——与处理器设计相关。对于SRAM宏和逻辑，有多达三个背面金属层用于信号路由，而纳米TSV(nTSV)将背面金属布线连接到正面。SRAM宏在其设计中实现了2nm纳米片晶体管。在这些宏中，只有外围电路的全局布线设计采用背面金属化。对于逻辑，使用环形振荡器框架来评估背面信号路由的影 响。该设计在逻辑标准单元中实现了2nm技术节点的叉型片晶体管。使用相同的2nm叉型片工艺设计套件 (PDK)的64位ARMTM CPU的物理实现用于确保环形振荡器仿真结果的意义。

Geert Van der Plas表示：“与正面布线相比，背面布 线在改善长互连信号布线的延迟和电源效率方面明显更有利。对于SRAM宏，与正面布线相比，我们得到高达44%的性能提升和高达30%的电源效率提升。对于逻辑单元，背面布线使速度提高了2.5倍，能效提高了60%。”R.Chen等人在2021IEDM的论文“在2nm节点使用背面互连设计和优化SRAM宏和逻辑（Design and optimization of SRAM macro and logic using backside interconnects at 2nm node）”中介绍了这些研究结果。

通过实验和建模相结合，可以评估电路的性能和电源效率。Dragomir Milojevic介绍：“实验涉及到在电容和电阻方面对nTSV工艺优化，以确保正面和背面金属之间的良好电气连接。这些参数被输入到一个模型中，用于进行模拟。最后，我们的团队执行了设计-技术协同优化(DTCO)驱动的路由优化，显示了进一步改进的途径。通过降低背面金属的电容，我们又将性能提升了20%。”

△图4：SRAM宏在不同宏行和宏列的全局布线延迟（读取访问）情况。(a)正面；(b)背面；(c)从正面到背面的改进。宏的大小范围从128*128*16=256kbit到515*512*16=4Mbit（在 2021IEDM上展示）。

通过系统架构重新设计和3D集成技术实现的异构3D-SOC方法已被证明，是一种有吸引力的提高系统性能 的方法。通过利用底部晶圆的背面进行供电和/或信号 路由，可以获得额外的性能提升。IMEC首次展示了在 SRAM宏和逻辑电路中使用背面互连的有益影响。这些 背面互连可为高性能3D-SOC以及单芯片SOC带来性能改进。