来源：半导体行业观察

虽然芯片制造商正在推进技术的发展，但是在前道工序（front-end-of-line ：FEOL）中微缩晶体管，以及在中间工序（Middle-of-line：MOL）和后道工序（back-end-of-line：BEOL）中改进触点和连线则变得越来越困难。

在本文中，imec的 CMOS器件技术总监Naoto Horiuchi和纳米互连项目总监Zsolt Tokei汇集了他们的专业知识，提出了一份技术路线图。沿着微缩路线，他们在FEOL中引入了新的器件结构，在MOL和BEOL中引入了新的材料和集成方案。他们讨论了各种方案背后的现状、挑战和原理——这些方案为芯片行业提供了一条通往1nm技术代际的可能之路。

FEOL、BEOL和MOL—逻辑芯片的关键部分

前沿逻辑芯片的制造可以细分为三个独立的部分：前道工序（FEOL）、中间工序（MOL）和后道工序（BEOL）。

FEOL涵盖了芯片有源部分的加工，即位于芯片底部的晶体管。晶体管作为电气开关，使用三个电极进行操作：栅极、源极和漏极。源极和漏极之间的导电通道中的电流可以被“开”和“关”，这一操作由栅极电压控制。

BEOL是加工的最后阶段，指的是位于芯片顶部的互连。互连是复杂的布线方案，它分配时钟和其他信号，提供电源和地，并将电信号从一个晶体管传输到另一个晶体管。BEOL由不同的金属层、局部(Mx)、中间线、半全局线和全局线组成。总层数可以多达15层，而Mx层的典型数量在3~6层之间。这些层中的每层都包含（单向）金属线（组织在规则的轨道中）和介电材料。它们通过填充有金属的通孔结构垂直互连。

FEOL和BEOL由MOL联系在一起。MOL通常由微小的金属结构组成，作为晶体管的源极、漏极和栅极的触点。这些结构连接到BEOL的局部互连层。虽然单元尺寸在微缩，但要连接到的引脚数量大致不变，意味着接触它们的难度更大。

随着器件规模不断缩小到3nm及以下，这些模块的加工都伴随着许多挑战，这迫使芯片制造商在FEOL中采用新的器件架构，以及在BEOL和MOL中采用新的材料和集成方案。

在本文中，我们介绍了imec对扩展路线图的看法，并深入探讨了各种方案。从最先进的主流FEOL、BEOL和MOL技术开始，我们逐步引入新的FEOL器件架构（例如，环绕闸极(GAA) nanosheet、 forksheet，以及互补场效应晶体管 (CFET) 器件）。这些架构将立即影响局部互连层，要求采用新型BEOL材料（如钌（Ru）、钼（Mo）和金属合金）和新的集成方案（即混合金属化（hybrid metallization）、半镶嵌（semi-damascene）和具有零通孔结构的混合高度）。

在这一激动人心的旅程中，我们还引入了有助于提高MOL连通性的结构微缩助推器（如自对准栅极触点（SAGC）和埋入式电源线（BPR））。这些助推器还将有助于减少标准单元级的面积，允许减少局部互连级的金属track数量，这称为轨道高度微缩。

imec对CMOS技术微缩路线图的观点

最先进的主流技术及其微缩瓶颈

（1）FEOL中的FinFET

根据摩尔定律，晶体管尺寸每两年缩小0.7倍。为了保持这种微缩路径，业界在几年前就从 “老式”的平面MOSFET转向了FinFET晶体管架构。在FinFET中，源极和漏极之间的沟道呈鳍片状，栅极环绕这个3D通道，从沟道的3个侧面提供控制。这种多栅极结构可以消除短沟道效应，短沟道效应在栅极长度减小时开始降低晶体管的性能。

2012年，第一款商用22nm FinFET问世。从那时起，为了提高性能和减小面积，人们对架构进行了改进。例如，鳍片高度增加，以在相同的面积上获得更高的器件驱动电流。如今，工业界已经有7nm芯片投入生产，其“内部”有FinFET。在最先进节点的单元层面，track高度为6T的标准单元每个器件具有2个鳍片，接触间距小至57nm。6T的意思是在单元高度范围内可以容纳6条金属线。

具有2个鳍片的6T标准单元设计（CPP=触点多晶硅间距；FP=鳍片间距；黑色=金属-2布线track；红色=栅极；蓝色=栅极触点；绿色=有源部件（即鳍片）；紫色=有源触点）。

（2）BEOL中的铜基和钴基双镶嵌（dual-damascene）

为了跟上前道工序的面积微缩，BEOL尺寸以更快的速度减小，导致金属间距越来越小，导线的横截面积也越来越小。如今，大多数关键的本地互连(如M1和M2)的金属间距都只有40nm。铜基双镶嵌（dual damascene）是制造互连的主要工艺流程。

双镶嵌始于在结构上沉积低k介电材料。这些低k薄膜旨在降低芯片的电容和延迟。在接下来的步骤中，会形成孔隙和沟槽。最近，所有领先的逻辑制造商都宣布在他们的技术中使用EUV光刻技术，以便在狭窄的间距下保持成本效益。

在图案化后，人们添加金属阻挡层，以防止铜原子迁移到低k材料中。通过内衬和铜种子对阻挡层进行涂层后，对结构进行铜电镀，然后采用化学机械抛光(CMP)步骤来完成双镶嵌模块。

布线拥塞和显着的RC延迟（由于增加的电阻电容（RC）产品）已成为进一步扩大互连规模的重要瓶颈，推动了在BEOL中引入新材料和集成方案的需求。最近，业界已将Co用作局部的替代金属，并且一些公司在中间层使用气隙作为替代的低k介电材料。

（3）减小接触电阻，提高MOL的连接性

FEOL和BEOL之间的连接由MOL提供。在很长一段时间内，MOL被组织成单层接触，但现在它扩展到几个层，包括例如Mint和Vint层。这些层将电信号从晶体管的源极、漏极和栅极传送到本地互连，反之亦然。

在晶体管方面，源极/漏极接触电阻已成为芯片行业的重要问题。随着晶体管尺寸的缩小，可用于制造触点的面积相应地减小了。由于源极/漏极接触电阻与接触面积成正比，这就导致了源极/漏极接触电阻的急剧增加。多年来，imec开发了改进的源/漏接触方案，以减小寄生电阻，这主要是通过提高半导体侧的掺杂水平，以及优化金属（通常是过渡金属硅化物）和半导体之间的界面质量来实现。

为了进一步提高MOL的连通性，我们引入了结构微缩助推器（structural scaling boosters）。其中一个例子是自对准栅极触点（self-aligned gate contact），它允许将栅极触点直接放置在有源器件的顶部。这使得栅极接入更加灵活，并减少了整体接触面积。业界在当今的芯片设计中采用了这种技术，以进一步提高布线能力。

(左)MOL堆栈；(右)自对准栅极触点

FEOL、BEOL和MOL的下一个创新选择

（1）FEOL：垂直堆叠的nanosheet器件，以及后续的forksheet

随着微缩到5 nm以下，预计FinFET将走到尽头。在减小栅极长度的情况下，该器件不能提供足够的沟道静电控制。除此之外，向更低(5T)track高度标准单元的演进需要向单鳍片器件过渡，即使鳍片高度进一步增加，单鳍片器件也不能提供足够的驱动电流。

在这里，垂直堆叠的环绕闸极(GAA) nanosheet 晶体管进入了人们的视野。它们可以被认为是FinFET器件的自然演变。想象一下，将一个FinFET侧放，并将其分成独立的水平sheet，这些sheet构成了沟道。由于现在栅极完全包裹在沟道周围和沟道之间，因此与FinFET相比，可以获得更优的通道控制。同时，沟道截面在3D体积中的更优化分布，优化了单位面积的有效驱动力。

Imec自2015年以来一直致力于这种架构的研究，从而优化了最关键的工艺步骤。制造垂直堆叠的GAA nanosheet晶体管的工艺流程首先是外延沉积多个Si/SiGe层，并形成和填充浅沟隔离（STI）模块。在后面的步骤中，SiGe层被选择性地去除，释放出Si nanosheet 结构。在这些Si nanosheet 层的周围和中间，以双重功能置换金属栅极(RMG)流形成栅极叠层。

除了实现优化的工艺步骤，imec团队还开发了将垂直nanosheet间距降至10nm以下的工艺。这样一来，寄生电容就可以大幅降低。如今，一些芯片制造商正准备向这些器件发展，以生产其下一代芯片。

为了将nanosheet器件的可微缩性延伸到2nm节点及以下，imec最近提出了一种替代架构，称为forksheet器件。在这种架构中，sheet由叉形栅极结构控制，在栅极图案化之前，通过在pMOS和nMOS器件之间引入介电层来实现。这个介电层从物理上隔离了p栅沟槽和n栅沟槽，使得n-to-p间距比FinFET或nanosheet器件更紧密。根据仿真结果，imec预计这种forksheet具有卓越的面积和性能微缩性（允许trace高度从5T缩减到4.3T），以及更低的寄生电容。在SRAM设计中实现时，有望减少单元面积。

从FinFET到nanosheet，再到forksheet

（2）BEOL：混合金属化（hybrid metallization）和半镶嵌（semi-damascene）

为了与FEOL中实现的面积减小保持同步，最关键的局部互连层(M1和M2)的金属间距最终将变得紧凑至21nm。现在，这些层之间的通孔的临界尺寸小至12~14nm。在传统的铜双镶嵌集成方案中，在实际的铜金属化之前，在沟槽和通孔结构内沉积了阻挡层和衬垫层。但在这些狭小的尺寸下，衬垫/阻挡层占据了太多的空间，留给铜填充的空间很小。这会对通孔电阻和可变性产生负面影响，现在通孔电阻和可变性已经成为一种限制因素。此外，由于高电流密度的要求，电迁移可靠性受到挑战。

克服这一挑战的一种选择是混合金属化，其中替代的通孔金属(如钌、钨或钼)以无障碍的方式连接到铜线的底部。这种结构允许更薄(2纳米)的铜线阻挡层，同时保持电迁移可靠性，同时降低通孔的电阻。虽然从电阻的角度来看，这样的方案很有吸引力，但关键是它也是可靠的，这是人们为寻求解决方案而积极研究的领域。

对于低于21nm的金属间距，imec提出半镶嵌作为一个有趣的选择。半镶嵌的关键是它允许互连高度增加，同时保持电容的可控性，因此总体上有望获得RC效益。

从工艺技术的角度来看，它使用可图案化的替代金属，最终形成气隙。双镶嵌和半镶嵌的本质区别是省略了金属的化学机械抛光（CMP）步骤，这是双镶嵌工艺流程的最后一步。在半镶嵌工艺中，通孔以单镶嵌方式形成图案，然后用金属填充和过填充，这意味着金属沉积继续进行，直到在电介质上形成一层金属（即，无势垒金属，如钌或钼）。然后对金属进行掩蔽和蚀刻，以形成金属线。通过这种方式，与双镶嵌工艺相反，可以形成具有较高纵横比的线路——因此，电阻较小。在金属图案化之后，线条之间的空隙可以由电介质填充，也可以用来在局部层形成部分气隙。

对于第二代产品，可以预见到完全的气隙，在更晚的阶段，可采用有序金属合金作为导体。这种顺序导致一代接一代的逐步改善。气隙的使用限制了电容的增加，而电容的增加是由实现更高纵横比的线引起的。这种针对最关键的金属层M1和M2所设想的半镶嵌集成方案，可以与上述较不关键的互连层的传统双镶嵌或混合金属化方案相结合。

半镶嵌的技术选择

（3）MOL：连接性革命，有微缩助推器的支持

在MOL中，我们已经看到了结构微缩助推器的引入，以提高可布线性。这种连通性的发展将继续下去，允许MOL层的其他实现，这取决于器件和互连之间的连接需求。例如，forksheet器件架构允许更灵活的栅极连接和栅极切割，从而提高布线灵活性。

另一个新兴的助推器是埋入式电源线(buried power rail：BPR)。电源线是供电网络的一部分，传统上在芯片的BEOL层(即Mint层和M1层)实现。相反，BPR被埋在芯片的FEOL中，以帮助释放互连的布线资源。这一具有挑战性的构造直接影响了FEOL和BEOL的制造。

在VLSI 2020上，imec在FinFET CMOS测试工具中提出了钨(W)埋地电源线(BPR)集成方案，该方案对CMOS特性没有产生不利影响。补充评估研究也显示了在逻辑和SRAM设计中实现BPR作为微缩助推器在系统级的优势。

这种集成方案可以扩展到所谓的VBPR，在VBPR中，到BPR的通孔现在与MOL层(M0A线)相连。在VLSI 2020上，imec团队展示了一种钨基BPR，该BPR与Ru过孔（VBPR）相连，以与Ru M0A线接触。这种结构获得了优异的电阻和电迁移效果。

透射电子显微镜（TEM）显示了集成有SiFinFET的W-BPR线

此外，我们还需要创新来进一步降低源极/漏极的接触电阻。Imec已经提出了改进的接触方案，包括环绕接触（通过金属的原子层沉积实现）作为金刚石外延接触的替代物。这再次扩大了接触面积，因此降低了接触电阻。

进一步的选择：继续向1nm节点迈进

（1）FEOL中的CFET：走向3T逻辑标准单元之路

超过5T后，单元高度的进一步降低现在主要受到可布线性问题的限制，这应该在逻辑块层面进行评估。优化可布线性将我们带到了CFET，它将摩尔定律的视界推得更远。CFET的概念在于将nFET“折叠”在pFET之上（fin-on-fin或sheet-on-sheet），从而充分利用了器件3D微缩的可能性。这种架构最强的优势是面积扩展，最终可以实现3T逻辑标准单元和SRAM单元，而布局面积却大大缩小。

CFET架构

在VLSI 2020上，imec展示了CFET器件的第一个实验概念证明，它是在单片工艺流程中制造的。该团队设法克服了这一复杂工艺方案的关键工艺挑战，即从大块衬底开始，从下到上地加工CFET。如今，人们正在探索采用顺序CFET作为一种替代的、不太复杂的集成流程。在顺序式CFET中，对底层器件(如pFET)进行加工后，再进行晶圆键合，形成顶层器件(如nFET)沟道，然后对顶层器件进行进一步加工。顺序CFET为顶层器件中使用的沟道材料提供了更灵活的选择。

（2）BEOL：“零通孔的混合高度”，以及寻找替代导体

金属线和通孔的电阻和电容仍然是BEOL最关键的参数。解决这个问题的一种方法是另一种金属化结构，称为“零通孔混合高度”。这种方案可以根据金属线的应用需求，灵活地将电阻换成电容。

这个想法是将每个金属层分成三个独立的子层：一条中心线，以及可能在其上方或下方的延伸。对于每个金属层，我们现在得出四种可能的情况（仅中心线；中心线+向下延伸；中心线+向上延伸；中心线+向上和向下延伸）。这允许我们在相同的覆盖区内调整金属线的高度和纵横比。

例如，如果该线需要用作对电阻非常敏感的电源线，则可以形成具有高纵横比（因此电阻小）的线。如果线路需要传送信号，则仅使用中心线来保持较小的电容。这种结构不仅可以灵活地将电阻换成电容，而且有望提高整体能量和速度。

从制程角度看，不同的高度是通过金属凹槽刻蚀步骤来实现的。通过一直凹到末端，该线可以用作垂直通孔连接，从而省略了对经典通孔结构的需要。Imec正在解决处理这种“零通孔混合高度”结构带来的各种挑战。

此外，将标准单元面积减小至3至4 track将要求导体具有极小的电阻。Imec探索了多种新型导体材料，这些材料有望获得比钌和钼更好的品质因数。该品质因数定义为体积电阻率乘以金属中载流子的平均自由程的乘积。令人感兴趣的是非常小的尺寸下具有低电阻率的有序二元金属间化合物。

例如Ru和Al基化合物，例如AlNi或RuV 3，虽然这不是唯一的候选物。自始至终的计算已经显示出各种金属在未来互连应用中的良好特性。寻找下一种新的导体并不容易，但令人鼓舞的是，世界各地的一些研发小组已经接受了这一想法，并正在寻找候选物。

从长远来看，石墨烯/金属混合导体也是一个有趣的选择。众所周知，石墨烯非常薄，具有很高的导电性和导热性。然而，这种材料没有足够的电荷载流子来用作局部互连。但是，有办法调节电导率。一种方法是使用混合金属/石墨烯方案，其中金属(例如，铜、钌、钼等。)被石墨烯包裹。Imec早些时候展示了这种混合金属/石墨烯方案的低电阻率和高热稳定性。

（3）MOL

为了进一步缓解布线拥挤并满足新提出的晶体管结构的要求，MOL层需要进一步创新。例如，在CFET中，需要为接触栅极提供新的解决方案，现在，这对于nFET和pFET器件来说是通用的。此外，高纵横比的通孔将把各种构件互连起来，这些构件现在已经扩展到三维。但是，这些深通孔的主要寄生电阻需要降低。这可以通过引入先进的MOL触点来实现，例如使用钌。

总结

随着微缩到5nm以下，芯片制造商可能会逐渐远离主流技术，例如FinFET（在FEOL中），Cu双金属镶嵌（在BEOL中）和传统的触点方案（在MOL中）。我们介绍了FEOL、BEOL和MOL的下一步创新方案，提供了通往1nm技术节点的可能途径。