作者：Jun Dimaano, Alastair Attard, Jonathan Abela, Keith Edwards, Lee Smith, 

Angus Lam, Saravuth Sirinorakul, Kyaw Ko Lwin, Lock Kok Chuen,  UTAC 公司

摘要

UTAC公司的网格阵列 QFN (GQFN) 技术平台提供了最受欢迎的可布线 QFN 封装的其中一种，并在过去几年里取得了相当大的增长。但是，标准 GQFN 封装采用了二次传递模塑成型工艺来使布线引线绝缘，这就限制了其被用于某些功率SiP应用的能力。尽管引脚框架设计规则没有问题，可以满足相对复杂的布线和 I/O 设计要求，但塑封模料的填充可能会限制制造可行性。此外，对于包含较厚元件的器件（器件总厚度超过 4mm 的封装），注塑的绝缘成型工艺还存在其他限制。为了摆脱这些限制，UTAC 正在为 GQFN开发喷墨绝缘工艺(GQFNi)，旨在为功率SiP和其他应用提供经济高效的解决方案。 

简介

得益于其成本、电气性能、热性能和可制造性，QFN（方形扁平无引脚）封装是行业出货量最大的产品封装之一。与基于引脚框架的传统封装产品相比，它具有良好的外形尺寸改进，并越来越广泛地运用于各种应用中。但是，标准 QFN 局限于低引脚数量，并且通常只有产品的周边有 I/O。QFN 技术的最新发展已经实现了定制的多行甚至全阵列引脚的封装结构，包括可便于多芯片和/或无源集成的简单布线，以及更多的引脚数量，或对电源输入和接地安放提供更多的灵活性。

无引脚封装里程碑

QFN 的开发始于二十世纪九十年代中期，并在过去二十年里实现了迅速发展和演变。图 1 显示了 UTAC 的 QFN 相关产品组合的发展里程碑。在二十世纪九十年代末首次取得认证并向客户推出之后，技术的进步使得封装尺寸得以不断缩小，同时提高了 I/O 密度。从双排引脚QFN 开始，多种多排引脚 QFN 方案都取得了极大的成功，而 UTAC 的最新方案 - 网格阵列 QFN (GQFN) 增加了单层布线以及高度可定制的 I/O 封装的能力。得益于这种新的灵活性，GQFN 非常适用于小型SiP，包括需要将多个晶片和无源元件集成在单个封装产品中。UTAC 目前还在开发一种使用喷墨印刷来隔离暴露引线的 GQFN。这样就为更厚的封装提供了技术能力的扩展，并允许更复杂的布线配置，而这些对于功率SiP应用非常有价值。

 图 1.UTAC 无引脚封装里程碑路线图

GQFN 简介

GQFN 是一种采用减量引脚框架制造工艺的低成本可布线技术。图 2 显示了典型 GQFN 工艺流程中的各个步骤。

图2. 网格阵列 QFN 工艺流程

最初的引脚框架的蚀刻工艺由引脚框架供应商负责完成。供应商通常按照焊接引脚图案来进行布线，该引脚上会选择性地镀有银或PPF，用以缩短引脚焊线布局。如果是倒装芯片封装，光掩膜也可用于限定焊盘，因为首选的互连材料为铜。完成后，所有镀层引脚都将在蚀刻工艺中充当蚀刻停止阻挡层，因此，当蚀刻工艺结束时，任何未镀层的引脚都会被蚀刻掉，蚀刻深度为至少引脚框架厚度的 50%。最后，在所需互连区域中的端子焊盘上会被镀上所需的镀层（PPF 为首选）。

在完成引脚框架制造之后，组装过程非常标准。主要区别在于，注塑成型之后引脚框架会完成背面蚀刻工艺，其中端子焊盘 PPF 电镀会用作蚀刻掩模。电镀区域之外的任何部分都会被蚀刻掉。但在蚀刻工艺之后，引线会很明显，因此还需要将这些引线覆盖起来。目前，业界主要采用三种方法来覆盖这些引线。

1.    阻焊层应用

2.    传递模塑成型

3.    喷墨印刷

UTAC 可布线 QFN 技术最初采用的是阻焊层工艺。然而，该技术成本非常高，需要使用与基板制造中类似的设备和工艺步骤，这对于封装组装过程很少见。因此，可布线 QFN 很快就采用传递模塑成型方法隔离暴露的引线。实践证明这是一种高效可靠的工艺，但也会对更复杂的布线结构以及增大封装厚度以便于集成更大的无源元件产生限制。因此，喷墨印刷成为了一种很有前景的替代方案，可让更大功率的SiP器件充分发挥 GQFN 技术的固有优势。

GQFN 与 QFN 的热性能

图 3 显示了 GQFN 和标准 QFN 之间的热性能对比。由于在晶片下方采用了晶片连接焊盘 (DAP)，因此 QFN 封装因其良好的散热能力而被广泛接受。因此，对 QFN 封装到 GQFN 的潜在转换展开研究是具有现实意义的，转换后既能保持热性能，同时又能减小封装尺寸。在显示的示例中，QFN 封装尺寸为 2.2 mm x 3.0 mm，而对于使用相同晶片的 GQFN，其尺寸可以缩小至 1.7 mm x 2.5 mm。这表示包装尺寸可缩小约 35%。热模拟分析表明，由于所采用引脚框架厚度的原因，GQFN 还能让热性能提升 4%。在本研究中，所用的 QFN 引脚框架厚度为 8 mil，

而所用的 GQFN 标准厚度才仅为 4 mil。

图 3. GQFN 与 QFN 的热性能对比

GQFN 与 FBGA 的热性能

下一步是对比 GQFN 封装与 FBGA 封装的热性能。在此热模拟分析中，使用的封装尺寸为 5 mm x 5 mm，GQFN 的厚度为 0.45 mm 而 FBGA 的厚度为 0.53 mm。这些封装安装在 PCB 上（符合 JEDEC 51-7 和 JESD 51-3 标准）：4 层使用 2S2P，2 层使用 1S0P。图 4 显示了用于 GQFN 的 3D 模型以供参考。

图 4. GQFN 3D 模型（热）

对这两种封装以使用和不使用中心焊球的方式执行了热模拟分析。图 5 显示了热性能的汇总数据：

·         对于带有中心焊球结构的封装，GQFN 的热阻提高了 12%。

·         对不带中心焊球结构的封装，GQFN 的热阻提高了 15%。

由于 GQFN 的引线更厚，因此 GQFN 相比 FBGA 具有明显的优势。FBGA 引线厚度为 15um，而基于引脚框架的 GQFN 引线的厚度接近 8 倍于 FPBGA 的厚度。

图 5. GQFN 与 FBGA 的热性能对比

GQFN 与 FBGA 的电气性能

使用与热模拟相同的 5x5 封装尺寸（GQFN 和 FBGA）对 RLC 的低频进行了分析。图 6 中显示了 GQFN 5x5mm 3D 模型。

图 6. GQFN 3D 模型（电气）

如图 7 所示，在低频下，GQFN 封装具有与 FBGA 封装相当的 RLC 性能 - GQFN 在电阻和电感上略微存在优势。然而在高频下，GQFN 封装的电气性能明显更优（如图 8 和图 9 所示）。考虑 100 MHz和 30 GHz之间的频率扫描（同时考虑 15dB S11 要求），GQFN 的最长网络可以适应高达 3.9 GHz，而 FBGA 对应的频率局限在 2.85 GHz。寄生值越高意味着性能越低。

图 7. GQFN 与 FBGA 之间的 RLC 对比

图 8. 回波损耗对比

图 9. 用于覆盖 GQFN 暴露引线的插入损耗对比方法

由于先前已经介绍了 GQFN 的工艺流程，现在将对背面蚀刻之后用于覆盖已暴露引线的方法进行更详尽的说明。图 10 显示了 UTAC 第一代可布线 QFN 技术（HLA –高导热无引脚阵列）与当前基于 GQFN 的可布线 QFN 之间的对比。对于 HLA，引线会被覆盖上阻焊层（需要多个工艺步骤）；而对于 GQFN 技术，引线由注塑的绝缘成型或喷墨印刷覆盖。在这一工艺对比中，简化的 GQFN 工艺流程很明显可以缩短周期时间，同时提高整体装配工艺的品质。此外，封装厂完全可以自行完成 GQFN 工艺，而无需配备与传统阻焊层相关的专用设备和工艺。当然，喷墨印刷是一种新的工艺，但在技术方面是对封装厂现有能力的很好补充。

图 10. 用于覆盖已暴露引线的方法对比

喷墨印刷应用

过去几年中，喷墨印刷已在电子工业中得到广泛应用；目前在 PCB 制造领域尤为引人注目，而这都得益于它能够提供灵活性并缩短开发周期时间。简而言之，喷墨印刷工艺就是一种点阵添加印刷技术，墨滴会从小孔（喷嘴）直接喷射到特定位置以形成图像。如下图 11 中显示了由Orbotech技术公司提供的简单示意图。用于 UTAC GQFN 的喷墨材料来自 Taiyo，它也是用于层压基材的标准阻焊层材料的同一家供应商。

图 11. 喷墨印刷（由 Orbotech Tech 提供）

用于功率SiP的喷墨印刷评估

UTAC 开发的喷墨印刷技术使用了一种用于功率器件应用的 GQFN SiP 产品。测试载体的封装尺寸为 11.0 mm x 11.5 mm，而封装厚度为 3.52 mm。图 12 中显示了由多个晶片和大电感组成的典型 GQFN 功率SiP 器件。在这种情况下，电感安装在晶片和其他无源元件上方。

图 12. GQFN 功率SiP带 MOSFET、控制晶片和大尺寸电感。

如前面对 GQFN 工艺的介绍，在对封装/引脚框架的背面进行蚀刻之后会暴露出布线引线。由于喷墨工艺所具有的灵活性，可以通过在回蚀之后或仅在暴露的引线上选择性地为整个暴露区域涂覆材料来覆盖这些引线。图 13 显示了两种不同方法的对比。

图 13. 不同喷墨印刷方法的对比 – 全印刷与仅引线印刷

为了对比在背面蚀刻区域上的全印刷与仅印刷覆盖引线的可靠性，使用两种方法来封装的产品并送交进行可靠性测试。

·         MSL3 Preconditioning

·         Temperature Cycling

·         uHAST

·         HTS

图 14 显示了完成这些可靠性测试之后得出的结果。输出响应基于对任何裂缝和/或印刷异常的目视检查，并且使用扫描声学层析成像 (SAT) 以检查是否存在任何分层迹象。所有结果均显示喷墨涂覆的绝缘材料性能良好，未出现任何分层或材料退化的迹象。

图 14. 预测可靠性结果

而且，还在更严格的 TC 条件 -65 °C / +150 °C 条件下对产品进行了测试，结果表面喷墨材料上只出现一些轻微的裂缝，如图 15 所示。

图 15. TC -65 °C / +150 °C 条件

在 TC500 个循环之后首次观察到这些小裂缝，但是在 TC1000 个循环之后裂缝未继续扩展。FBGA 单元也在相同的测试条件下接受了测试，以确定在这种严格的温度循环条件下两种封装产品是否会开裂。实际上，在 TC500 个循环之后 FBGA 上也观察到相同的裂缝，如图 16 所示。这是暴露于这种严格的温度循环条件下，阻焊材料由于其固有的材料特性（如 CTE、模量和拉伸强度）

图 16. 在 TC500x -65 °C / +150 °C 之后 FBGA 上的阻焊层裂缝

而都会存在的问题。尽管如此，UTAC 将继续探索和验证该领域的新材料，以便能够承受更严苛的温度循环条件。

针对功率SiP的 GQFN 的基准

功率器件集成正在成为电源应用市场中的关键技术，因为这种集成能够在功能和性能方面带来差异化。正因如此，在电源封装领域正在对基于模块的封装展开进一步的探索。例如，采用基板载体的封装，由于引线的厚度限制，它们通常会在载流能力上存在限制。但是，GQFN 可以提供高达引线框架框厚度 50% 的引线厚度。凭借高达 100 um 的厚度，电流处理能力得以显著提高。

热性能是功率SiP的另一个关键特性，可以比较 GQFN 和 LGA。图 17 显示了用于热分析的 GQFN 和 LGA 封装的详细信息。

图 17. GQFN 和 LGA 封装详细信息

进行的热模拟分析表明，GQFN 通过在晶片下方采用固体铜焊盘可提供更直接的热流以及更好的热性能，而对于 LGA 和 LGA-FR4，热性能会受到热通道的限制。在热模拟期间使用的条件以及结果的概述如图 18 所示。

图 18. 热模拟汇总结果总结

可布线引线框架技术（如 GQFN）正越来越广泛地应用于各种应用，包括功率SiP。与传统的基于基板载体的解决方案相比，使用经济高效的基于引线框架的技术有助于提高热性能和电气性能（通过最大厚度为 100 um 的引线和高达 200 um 厚度的芯片连接导热垫）。开发用于隔离可布线 QFN 的引线 (GQFNi) 的喷墨印刷，是提高设计灵活性并支持大型电感及其他无源元件的关键技术。

致谢

本文作者感谢 UTAC 东莞团队对 Ermito Ramirez、Yoyo Lai Qi Xian 和 Shen Xiao Wei 分别开展的评估和给予的支持。同样感谢Seow Fui Shi 的材料开发和 Jia Ying 热分析工作。 

参考文献

1.    Carolyn Tubillo; “Inductance Characterization and Improvement on a Small GQFN Package”   i.     EPTC 2017

2.     Kyaw Ko Lwin; “Guidelines for Printed Circuit Board Assembly (PCBA) of UTAC Group’s Grid Array Package (GQFN) and its Board Level Reliability” SMTA SEA Conference Apr 2015

3.    Smith, Lee; “Advances in Leadless Lead-frame Processes for Extremely Thin and High Density Applications”, International Microelectronics Assembly and Packaging Society iMAPS, 2014.

4.    Daniel Teh., et al, “Package characterization of UTAC’s Grid Array Package (GQFN) and performance comparison over standard laminate packages”, Electronics Packaging Technology Conference (EPTC), 2014.

5.   JESD51-2A, "Integrated Circuits Thermal Test Method Environmental Conditions - Natural Convection (Still Air)", Jan 2008.

6. JESD51-6, "Integrated Circuit Thermal Test Method Environmental Conditions - Forced Convection (Moving Air)", Mar 1999.

7.     JESD51-8, "Integrated Circuit Thermal Test Method Environmental Conditions - Junction- to-Board", Oct 1999.

8.     JEDEC EIA/JEP126, "Guideline for Developing and Documenting Package Electrical Models Derived from Computational Analysis", May 1996.